Manajemen Daya untuk FPGA

Ada banyak diskusi teknis tentang merancang solusi manajemen daya yang baik untuk aplikasi FPGA, karena ini bukan tugas yang sepele. Salah satu aspek dari tugas ini melibatkan menemukan solusi yang tepat dan memilih produk manajemen daya yang paling sesuai, sementara aspek lainnya adalah bagaimana mengoptimalkan solusi aktual untuk digunakan dengan FPGA. Menemukan Solusi Catu Daya yang Tepat Menemukan solusi terbaik untuk memberi daya pada FPGA tidaklah mudah. Banyak vendor memasarkan produk tertentu yang cocok untuk memberi daya pada FPGA. Apa yang membuat pemilihan konverter dc-ke-dc khusus untuk menyalakan FPGA? Tidak banyak. Umumnya, semua konverter daya dapat digunakan untuk memberi daya pada FPGA. Rekomendasi untuk produk tertentu biasanya didasarkan pada kenyataan bahwa banyak aplikasi FPGA memerlukan beberapa rel tegangan, seperti untuk inti FPGA, I/O, dan mungkin rel tambahan untuk penghentian memori DDR. Seringkali PMIC (sirkuit terintegrasi manajemen daya), di mana beberapa konverter dc-ke-dc semuanya terintegrasi ke dalam satu chip regulator tunggal, lebih disukai. Salah satu cara populer untuk menemukan solusi yang baik untuk memberi daya pada FPGA tertentu adalah dengan menggunakan desain referensi manajemen daya yang sudah ada sebelumnya, yang ditawarkan oleh banyak vendor FPGA. Ini adalah titik awal yang baik untuk desain yang dioptimalkan. Namun, modifikasi desain seperti itu seringkali diperlukan, karena sistem dengan FPGA biasanya memerlukan rel tegangan tambahan dan beban yang juga perlu diberi daya. Penambahan desain referensi juga sering diperlukan. Hal lain yang perlu dipertimbangkan adalah bahwa daya input FPGA tidak tetap. Tegangan input sangat tergantung pada level logika aktual dan desain yang diterapkan FPGA. Setelah menyelesaikan modifikasi pada desain referensi manajemen daya, itu akan terlihat berbeda dari saran asli desain referensi. Orang dapat berargumen bahwa solusi terbaik adalah tidak repot-repot dengan desain referensi manajemen daya, tetapi untuk memasukkan rel tegangan dan arus yang diperlukan langsung ke alat seleksi dan pengoptimalan manajemen daya seperti LTpowerCAD dari Analog Devices. Gambar 1. Alat LTpowerCAD untuk memilih konverter dc-ke-dc yang tepat untuk memberi daya pada FPGA. LTpowerCAD dapat digunakan untuk menghasilkan solusi daya untuk rel tegangan individual. Ini juga menawarkan koleksi desain referensi, memberi desainer titik awal yang baik. LTpowerCAD dapat diunduh secara gratis dari situs web Analog Devices. Setelah arsitektur daya dan konverter tegangan individu telah dipilih, kita perlu memilih komponen pasif yang sesuai dan merancang catu daya. Saat melakukan ini, kita perlu mengingat persyaratan beban khusus FPGA. Ini adalah: Persyaratan arus individu Urutan rel tegangan Kenaikan monoton rel tegangan Transien daya cepat Akurasi tegangan Persyaratan Arus Individual Konsumsi arus aktual dari FPGA apa pun sangat bergantung pada kasus penggunaan. Jam kerja yang berbeda dan konten FPGA yang berbeda memerlukan jumlah daya yang berbeda. Karena itu, spesifikasi catu daya akhir untuk desain FPGA tipikal pasti akan berubah selama proses desain sistem FPGA. Produsen FPGA menyediakan alat estimasi daya yang membantu menghitung jenis tingkat daya yang dibutuhkan solusi. Informasi ini cukup berguna untuk dimiliki sebelum perangkat keras yang sebenarnya dibangun. Namun, desain FPGA harus final, atau setidaknya mendekati final, untuk mendapatkan hasil yang berarti dengan penaksir daya tersebut. Seringkali, para insinyur merancang catu daya dengan mempertimbangkan arus FPGA maksimum. Kemudian, jika ternyata desain FPGA yang sebenarnya membutuhkan daya yang lebih kecil, mereka akan mengurangi catu daya. Urutan Rel Tegangan Banyak FPGA membutuhkan rel tegangan suplai yang berbeda untuk muncul dalam urutan tertentu. Sering kali tegangan inti perlu disuplai sebelum tegangan I/O muncul. Jika tidak, beberapa FPGA akan rusak. Untuk menghindari hal ini, catu daya harus diurutkan dalam urutan yang benar. Up-sequencing sederhana dapat dengan mudah dilakukan dengan menggunakan pin aktif pada konverter dc-ke-dc standar. Namun, down-sequencing yang terkontrol biasanya juga diperlukan. Sulit untuk mencapai hasil yang baik jika hanya mengaktifkan pengurutan pin yang dilakukan. Solusi yang lebih baik adalah menggunakan PMIC dengan fitur pengurutan terintegrasi yang canggih, seperti ADP5014. Blok sirkuit khusus yang memungkinkan pengurutan naik dan turun urutan terbalik ditunjukkan dengan warna merah pada Gambar 2. Gambar 2. ADP5014 PMIC dengan dukungan terintegrasi untuk urutan naik dan turun yang fleksibel. Gambar 3 menunjukkan pengurutan yang dilakukan dengan perangkat ini. Waktu tunda untuk urutan naik dan turun dapat dengan mudah disesuaikan dengan pin penundaan (DL) pada ADP5014. Jika catu daya individu digunakan, chip pengurutan tambahan dapat menangani pengurutan hidup/mati yang diperlukan. Salah satu contohnya adalah LTC2924, yang dapat mengontrol pin aktif dari konverter dc-ke-dc untuk menghidupkan dan mematikan catu daya atau dapat menggerakkan MOSFET saluran N sisi tinggi untuk memasang dan melepaskan FPGA ke rel tegangan tertentu. Gambar 3. Urutan start-up dan shutdown dari beberapa tegangan suplai FPGA. Kenaikan Monotonik Rel Tegangan Selain urutan tegangan, kenaikan tegangan monoton selama startup mungkin juga diperlukan. Artinya tegangan hanya akan naik secara linier, seperti yang ditunjukkan oleh Tegangan A pada Gambar 4. Tegangan B pada plot ini menunjukkan contoh tegangan tidak naik secara monoton. Hal ini dapat terjadi ketika beban mulai menarik arus besar pada tingkat tegangan tertentu selama startup. Salah satu cara untuk mencegahnya adalah dengan membiarkan catu daya start lebih lama dan memilih konverter daya yang dapat dengan cepat memasok arus dalam jumlah besar. Gambar 4. Tegangan A naik secara monoton, dengan Tegangan B tidak naik secara monoton. Transien Daya Cepat Salah satu karakteristik FPGA lainnya adalah bahwa FPGA sangat cepat mulai menarik arus tinggi. Mereka menyebabkan transien beban tinggi pada catu daya. Untuk alasan ini, banyak FPGA membutuhkan decoupling tegangan input yang ekstensif. Kapasitor keramik digunakan sangat dekat antara VCORE dan pin GND perangkat. Nilai hingga 1 mF cukup umum. Kapasitansi tinggi seperti itu membantu mengurangi permintaan pada catu daya untuk menghasilkan arus puncak yang sangat tinggi. Namun, banyak regulator switching dan LDO memiliki kapasitansi output maksimum yang ditentukan. Persyaratan kapasitansi input FPGA dapat melebihi kapasitansi output maksimum yang diizinkan dari catu daya. Catu daya tidak menyukai kapasitor keluaran besar karena, selama startup, bank kapasitor ini terlihat seperti korsleting pada keluaran ke regulator switching. Ada solusi untuk masalah ini. Waktu mulai lunak yang lama dapat memungkinkan tegangan pada bank kapasitor besar naik dengan andal tanpa catu daya masuk ke mode batas arus hubung singkat. Gambar 5. Persyaratan kapasitor input dari banyak FPGA. Alasan lain mengapa beberapa konverter daya tidak menyukai kapasitansi keluaran yang berlebihan adalah karena nilai kapasitansi ini menjadi bagian dari loop regulasi. Konverter dengan kompensasi loop terintegrasi tidak memungkinkan kapasitansi keluaran yang berlebihan untuk mencegah ketidakstabilan loop regulator. Seringkali ada cara untuk mempengaruhi loop kontrol dengan menggunakan kapasitansi umpan maju melintasi resistor umpan balik sisi tinggi, seperti yang ditunjukkan pada Gambar 6. Gambar 6. Umpan kapasitor maju untuk memungkinkan penyesuaian loop kontrol ketika tidak ada pin kompensasi loop yang tersedia. Untuk perilaku transien beban dan start-up catu daya, rantai alat pengembangan termasuk LTpowerCAD dan terutama LTspice sangat membantu. Salah satu efek yang cocok untuk pemodelan dan simulasi adalah decoupling kapasitor input besar FPGA dari kapasitor output catu daya. Gambar 6 menunjukkan konsep ini. Sementara catu daya POL (point-of-load) cenderung terletak dekat dengan beban, seringkali ada jejak PCB antara catu daya dan kapasitor input FPGA. Ketika ada beberapa kapasitor input FPGA di samping satu sama lain di papan, yang terjauh dari catu daya akan memiliki efek yang lebih kecil dalam fungsi transfer catu daya, karena ada beberapa resistansi tetapi juga induktansi jejak parasit di antara mereka. . Induktansi papan parasit ini memungkinkan kapasitansi input FPGA lebih besar dari batas maksimum kapasitansi output catu daya, meskipun semua kapasitor terhubung ke node yang sama di papan. Dalam LTspice, induktansi jejak parasit dapat ditambahkan ke skema dan efek tersebut dapat dimodelkan. Hasil simulasi mendekati kenyataan ketika komponen parasit yang memadai disertakan dalam pemodelan rangkaian. Gambar 7. Pemisahan parasit antara kapasitor output catu daya dan kapasitor input FPGA. Akurasi Tegangan Akurasi tegangan catu daya FPGA biasanya harus cukup tinggi. Pita toleransi variasi hanya 3% cukup umum. Misalnya, menjaga rel inti Stratix V pada 0.85 V dalam jendela akurasi tegangan 3% memerlukan pita toleransi lengkap hanya 25.5 mV. Jendela kecil ini mencakup variasi tegangan setelah transien beban, serta akurasi dc. Sekali lagi, rantai alat catu daya yang tersedia termasuk LTpowerCAD dan LTspice sangat penting dalam proses desain daya untuk persyaratan yang begitu ketat. Salah satu saran terakhir adalah dalam hal pemilihan kapasitor input FPGA. Agar mereka dapat mengalirkan arus besar dengan cepat, kapasitor keramik biasanya dipilih. Mereka bekerja dengan baik untuk tujuan ini, tetapi mereka harus dipilih sehingga nilai kapasitansi sebenarnya tidak turun dengan tegangan bias dc.

Tinggalkan pesan 

Daftar pesan